基于Verilog

基于Verilog HDL的超前进位全加器设计

通常我们所使用的加法器一般是串行进位，将从输入的ci逐位进位地传递到最高位的进位输出co，由于电 […]

基于Verilog HDL 的数字时钟设计

基于Verilog HDL的数字时钟设计一、实验内容：利用FPGA实现数字时钟设计,附带秒表功能及 […]